アプリスター

• 2-6個のXilinx Virtex-5 FPGA による PCI Express (4レーン)ロジック・プロトタイピング・システム: XC5VLX330-1,-2 (FF1760)


• Genesys Logic GL9714 PCI Express フィジカル・インタフェース (PCIe GEN1 rev 1.1)




• PHYとFPGA Aの間は標準の250MHzもしくは125MHzのPIPEインタフェース




• ユーザ・アプリケーションのために100%１のFPGAリソースが利用可能


• LX330 6個でほぼ12百万ASICゲート


• FPGA間の配線はシングル・エンドあるいはLVDS




• チップ間は450MHz LVDS


• ISERDES/OSERDESのリファレンスデザインを提供




• LVDS 1ペア当たり10のピン・マルチプレクシング可能




• 論理の分割を大幅に単純化


• LVDS用にソース同期クロック




• メインバス (MB) はすべてのLX FPGAに接続 (160シグナル)




• シングルエンド




• 自動分割のためにAuspyモデルを提供


• 6個の独立した DDR2 SODIMM (250MHz)




• FPGA A,B,F,D 用に1個の SODIMM


• FPGA C用に2個のSODIMM


• 64-bitのデータ幅、250MHzで動作


• 各ソケットで4GBまでのアドレスと電源をサポート


• DDR2のVerilog/VHDLリファレンス・デザインを提供


• DDR2 SODIMM のデータ転送レートは 32GB/秒


• ピン互換ドータカードも提供可能（当社までお問い合わせください）




• SRAM: QDR, ASYNC, STD あるいは PSRAM


• FLASH


• DRAM: SDR, DDR1, PSRAM もしくは RLDRAM


• Mictor


• エクストラ配線




• 独立した8本のロースキュー・グローバル・クロック・ネットワーク




• G0, G1, G2, M48 EXT0, EXT1, FBB, FBE




• G0, G1, G2 についてはCompact FLASHもしくはUSB経由で3つの高精細なシンセサイザでユーザ・コンフィギャラブル




• グローバル・クロック・ネットワークはディファレンシャル・バランス配線


• 3本の独立したシングル・ステップ・クロック


• 最大で3本までの独立した外部クロック入力（シングルエンドあるいはディファレンシャル）をロー・スキューのグローバル・ネットワークに入力可能




• ドータ・カードによって柔軟にカスタマイズ




• ドータ・カードは3カ所




• 400ピン FCI MEG-Array コネクタ


• FPGA D, E, F


• 93 LVDSペア + クロック（あるいは 186 シングルエンド）




• LVDSではすべての信号で450MHZ以上


• 信号電圧はドータカードによって設定


• パワー・レイル (fused) の供給




• +12V (最大24W), +5V (最大10W), +3.3V (最大10W)




• ISERDES/OSERDESおよびLVDS (最大10x)を利用してドータ・カードとの間でピン・マルチプレクシングが可能




• FPGAのコンフィギュレーションは高速かつ簡単




• CompactFlash, JTAG および USB


• コンフィギュレーション・エラー・リポート


• 高速な configuration readback




• エンベッデド・マイクロプロセッサのデバッグのためにRS232ポート




• すべてのFPGAからアクセス可能




• JTAGインタフェースを通じてエンベデッド・ロジック・アナライザはフル・サポート




• ChipScope, ChipScope Pro




• 130ステータスのLED: 小さなキリンを日焼けさせるには十分 (LGTA）

• DN9000K10PCIe4GL Product Brief - PDF[HI - 2.76MB|LO - 402KB]


• DN9000K10PCIe4GL Block Diagram - PDF - 859KB


• DN9000K10PCIe4GL User Manual - PDF - 5.79MB


• DN9000K10PCIe4GL Certify Board Description - ZIP - 49.5KB

DN9000K10PCIe-4GL

Xilinx Virtex-5 Based ASIC Prototyping Engine

Overview

The DN9000k10PCIe-4GL is a complete logic emulation system that enables ASIC or IP designers a vehicle to
prototype PCIe-based logic and memory designs for a fraction of the cost of existing solutions. The
DN9000k10PCIe-4GL is hosted on a 4-lane PCIe bus, but can be used stand-alone and configured via USB and/or
Compact FLASH. A single DN9000k10PCIe-4GL configured with 6 Xilinx Virtex-5, XC5VLX330's can emulate
up to 12 million gates of logic as measured by LSI (or at least how LSI used to measure ASIC gates when they
manufactured ASIC's). This number does not include the embedded memories and multipliers resident in each
FPGA, all of which are 100% available to the user application. The DN9000k10PCIe-4GL achieves high gate
density and allows for fast target clock frequencies by utilizing FPGA's from Xilinx's Virtex-5 FPGA family for
logic and memory. All FPGA resources are available for the target application. Any subset of FPGA's can be
stuffed along with any combination of speed grades.

Virtex-5 FPGAs from Xilinx
The DN9000k10PCIe-4GL uses high I/O-count, 1760-pin, flip-chip BGA packages from the 銑X・family. A Genesys Logic GL9714 PHY device provides the PCI Express interface. Virtex-5 GTP "RocketIO" is not used. For PCIe applications the user must supply a 1-lane or 4-lane PCIe core in FPGA A. A PCIe power cable is necessary (provided) since a 4-lane PCIe connector cannot provide enough power to satisfy the current-hungry LX330's. Abundant fixed interconnects (either differential or single-ended) are provided between the FPGA's. All pins of all banks of each FPGA are utilized. FPGA to FPGA busses are routed and tested LVDS, run at 450MHz+ but can be used single-ended at a reduced speed. Example designs utilizing the integrated ISERDES/OSERDES with DDR for pin multiplexing are included. A 160-pin main bus (MB) is connected to all FPGA's including the Spartan configuration FPGA.

Daughter cards
Three separate 400-pin FCI MEG-Array connectors allow for customization with daughter cards. Signals to/from these cards are routed differentially, and can run at the limit of the FPGA: 450MHz (900 Mb/s). Clocks, resets, and presence detection, along with abundant power are included in each connector.

Memory
Six separate DDR2 SODIMM sockets are stuffed and have connections to FPGA's A, B, D, F, and C (two separate sets). Each socket is tested to 250MHz with a DDR2 SODIMM. Standard, off-the-shelf DDR2 memory DIMM's (PC2-4200 or better) work nicely and we can provide these for a small charge. We have developed alternative SODIMM's that can be stuffed into these positions. Consult the factory for more details, but the list includes FLASH, SSRAM, QDR SSRAM, mictors and other

Easy Configuration Via CompactFLASH or USB
The configuration bit files for the FPGA's are copied onto a CompactFLASH card (provided) and an on-board Cypress microprocessor controls the FPGA configuration process. FPGA configuration can also be controlled via the USB interface. Visibility into the configuration process is enhanced with an RS232 port. Sanity checks are performed automatically on the configuration bit files, streamlining the configuration process. FPGA configuration occurs at the fastest possible SelectMap frequency - 48MHz. Multiple LED's provide instant status and operational feedback. As always, reference material such as DDR2 SDRAM controllers, and flash controllers are included (in Verilog, VHDL, C) at no additional cost.

Status LEDs, Debug
Although no animal testing was performed, sophisticated statistical models are showing that the 130 status LED's is enough to tan a small laboratory giraffe. These LED's are user controllable from the FPGA's so can be used as visual feedback in addition to the lab giraffe-tanning application (LGTA). A JTAG connector provides an interface to Chipscope and other third party debug tools. Other FPGA debug solutions will be available later in ・7.

Specs of FPGAs Avaliable on the DN9000K10